Descripción del proyecto
El salto comercial de un procesador multinúcleo y de código abierto para aplicaciones de alta seguridad
RISC-V es una arquitectura de conjunto de instrucciones (ISA) de hardware que abre una nueva era en la innovación de procesadores mediante la colaboración de estándar abierto. El proyecto financiado con fondos europeos De-RISC se ha propuesto comercializar el diseño de un sistema en chip RISC-V multinúcleo desarrollado anteriormente por uno de los socios del proyecto. El hardware se beneficiará de un hipervisor de gran seguridad (un software de sistema que garantiza la ausencia de interferencias entre aplicaciones esenciales que se ejecutan en la misma plataforma) ejecutado en la plataforma del proyecto. El diseño de la plataforma tiene en cuenta los problemas de mitigación de interferencias multinúcleo, que son imprescindibles en sistemas en los que la seguridad es esencial. También podría implementarse en matrices de puertas programables «in situ» y en productos ASSP. Un aspecto importante es que los Estados Unidos no aplicarán controles de exportación sobre el procesador o el software. El proyecto se propone emplear el sistema en chip RISC-V multinúcleo en ordenadores de gran seguridad empleados en el sector espacial y de la aviación.
Objetivo
The De-RISC project addresses computer systems within the space and aviation domains. De-RISC – Dependable Real-time Infrastructure for Safety-critical Computer – is a proposed project where an international consortium will introduce a hardware and software platform based around the RISC-V ISA. The work proposed in this project is to productize a multi-core RISC-V system-on-chip design already owned by CG and to port the XtratuM hypervisor owned by FEN to that design to create a full platform consisting of hardware and software for future European developments within space and aeronautical applications.
De-RISC brings critical features to the market that make it unique in front of the competition:
(1) No US export restrictions: most existing products use US technology, thus subject to US export control. De-RISC’s IP core platform and software will not be subject to any US regulatory influence by building on RISC-V.
(2) Multi-core interference mitigation concepts by BSC integrated in the RISC-V SoC and validated by TRT become a unique feature, and will provide a key advantage w.r.t. competitors by limiting drastically interference while preserving high-performance operation.
(3) Portability: The proposed development will create a RISC-V HW/SW platform that can be implemented in FPGAs and application specific standard products. This provides an edge for integrators that can adapt their choice of implementation technology based on mission requirements.
(4) Fault-tolerance concepts: The platform will be provided by companies with experience in the space domain and with heritage in design of fault-tolerant systems.
(5) Future-proof selection for new platforms: New software products are not being ported to SPARC and PowerPC architectures. With an established vendor providing a RISC-V platform there are guarantees of continued support for the hardware platform while developments from the commercial domain for the RISC-V architecture can be leveraged over time.
Ámbito científico
Palabras clave
Programa(s)
Régimen de financiación
IA - Innovation actionCoordinador
46022 Valencia
España
Organización definida por ella misma como pequeña y mediana empresa (pyme) en el momento de la firma del acuerdo de subvención.